ЭЭЭэээЭЭХ опорожнибся однако,ибо затрахало!
Принцип действия схемы:
Входные данные схемы: Входными данными схемы являются данные поступившие со старшей тетрады бит порта интерфейса пользователя, эти данные содержат в себе очередь
Из двух тетрад бит, по одной тетраде на каждый сегментный индикатор .
Сигналы управления: Данная схема имеет всего один бит сигнала управления – “Флаг разряда” SE2,который служит для переключения D-триггеров ,переключения триггеров в режим записи или хранения .Таким образом уровень бита определяет какой из триггеров будет в режиме записи и хранения, а значит и на какой из сегментных индикаторов поступит значение тетрад из очереди.
Выходные данные схемы: Выходными данными схемы можно считать цифры показываемые сегментными индикаторами.
Алгоритм действия схемы математически может быть выражен :
Пусть D[0],D[1] –массивы тетрад в очереди.
D[0]-тетрада младшая тетрада
D[1]-тетрада старшая тетрада
SE-индекс тетрады в очереди.
Вид очереди данных передаваемых по схеме по старшей тетраде бит Z:
Zse=[{D[0]..D[1]},{D[0]...D[1]}………. {D[0]..D[1]},{D[0]...D[1]}]
Вид той же очереди ,индексированных битом управления SE2 который чередует значения
SE={1,0}
Zse=[{D[SE2=0]..D[SE2=1]}, …,{D[SE2=0]...D[SE2=1]}]
Необходимо разделить очередь Z на две очереди :
Воспользуемся свойством вычитания множеств дискретной математики:
Пусть Zd0 –множество состоящее из :D[SE=0];
Теорема вычитания множеств дискретной математики и теории графов:
При вычитании одного множества S1 из некоторого множества S2,получается некоторое множество S3, которое содержит, такие элементы множества S1 которые не встречаются во множестве S2.
Тогда:
Zd1=Zse-Zd0=[{D[SE2=0]..D[SE2=1]}, …,{D[SE2=0]...D[SE2=1]}]-
[{D[SE2=0]}, …,{D[SE2=0]}]={D[SE=1]……D[SE=1]}
Так как очередь Zse состоит из передающихся последовательно и
чередующихся очередей Zd1 и Zd2, в момент распределения данных
из Zse в какую либо из очередей Zd1 или Zd0 в другой очереди
возникнет пустота (очередь будет в состоянии информационного нуля),
для устранения информационного нуля, очередь Zd1 или Zd0
должна хранить свое состояние до тех пор ,пока ожидает новые данные.
Путем разделения очереди на Z1 и Z2 получим следующие очереди:
Z0= [{D[0]}, {D} ,{D[0]}…… {D[0]}, {D} ,{D[0]}]
___
SE2=[ 1 , 0 , 1 …… 1 , 0 , 1 ]
Z1= [ {D} ,{D[1]} , {D} …… {D} ,{D[1]} , { D } ]
SE2=[ 0 , 1 , 0 …… 0 , 1 , 0 ]
Где :SE2–индекс в общей очереди Z;
D- предыдущее состояние до получения значения D[SE2]
Таким образом, для управления очередью с помощью индекса SE,
необходим элемент, который бы производил вычитание множеств,
в данном случае вычитанием множеств может являться распределение
элементов множества Zse ,в зависимости от уровня SE.
Распределение очереди Zse в две разных очереди Z1 и Z0
произведем при помощи демультиплексоров, хранение предыдущего
состояния элементов очередей в момент ожидания распределения(в нашем случае информационного нуля) Z1 или Z0 произведем при помощи D триггеров.
Передачу очередей данных Z1 и Z0 на сегментные индикаторы HL1 и HL2
произведем при помощи драйверов сегментных индикаторов.
Краткое описание схемы:
При включении питания схемы, через резистор R10 и транзистор VT1 ,скачкообразно заряжается конденсатор C2,во время зарядки конденсатора ,до установившегося режима,
на базе транзистора появляется отрицательное напряжение, транзистор открывается
и низкий уровень напряжения (Low), поступает на вход R-(reset,сброс) триггеров,
на сегментных индикаторах высвечиваются ноли. В установившемся режиме
переходного процесса ,транзистор снова заперт и через резистор R11,высокий уровень
_
High поступает на вход R триггеров DD16,DD17.
В зависимости от уровня бита SE2(SE1 в схеме соединен с общим выводом, и постоянно хранит уровень LOW логического нуля),происходит переключение выходов демультиплексоров которые в зависимости от общего состояния битов {SE1 ,SE2 }
передают данные на D триггеры.
D триггеры включаются в режим записи, при изменении фронта уровня напряжения бита SE2(L->H при переходе значения уровня SE2 с Low в High происходит разрешение записи),
Для того чтобы триггеры правильно включали запись, так как очереди две Z0 и Z1,
В момент SE2=0(Low) должен включиться первый триггер , но для того
Чтобы он включился бит SE2 должен перейти из состояние Low в High,
___
Поэтому перед входом C триггера DD2 включен инвертор, что обеспечивает SE2=1(High).
В момент SE2=0(LOW) в состояние записи переключается только DD2, DD3
В это время находится в состоянии хранения данных, так как на его вывод C с бита SE2 приходит уровень Low.
Соответственно в момент SE2=1 в режим записи включается DD3, а DD2 находится в состоянии хранения предыдущих данных.
Далее данные с триггеров поступают на драйверы семисегментных индикаторов,
и индикаторы показывают сформированное ими число.
Рассчитаем балластные резисторы R12,R13:
Поскольку напряжение питания микросхемы 4.5-5 В, входной ток –LT,-BI будет I(DC5,6)=4мА,согласно справочным данным.Для установки на входе –LT,-BI логической единицы напряжение должно достигать U(DC5,6)=3.2 вольта.
Таким образом воспользовавшись схемой замещения , рассчитаем R12,R13.
|
Новый раздел "Чисто секс для чисто взрослых", Модератор Виталий Л (Badman)
Страницы: (8) 1 2 3 4 [5] 6 7 8 
